Arquitetura De Um Divisor Sequencial De 27 Bits Para Divisão De Mantissas Em Uma Unidade AritmÉtica Em Ponto Flutuante

Iuri Castro Figueiró, Raphael Da Costa Neves, Jeferson Prates Marques, Alessandro Girardi

Resumo


Introdução: Este trabalho apresenta uma arquitetura de um divisor sequencial de 27 bits específica para uso em uma FPU (Floating Point Unit) 32 bits, precisão simples e no padrão IEEE 754. A arquitetura proposta será responsável pela divisão das mantissas e foi implementada em hardware baseando-se no algoritmo de restauração. A descrição foi realizada em SystemVerilog HDL e prototipada em FPGA. Material e Métodos: O algoritmo de restauração é um metodo para implementação em hardware da divisão de dois números reais por meio de sucessivas somas e subtrações. E com base neste algoritmo, elaborou-se uma arquitetura sequencial de 27 bits para inserção em uma unidade em ponto flutuante. Unidade esta, que é responsável pelos cálculos aritméticos dos processadores utilizados em computadores. Resultados e Discussão: A arquitetura foi descrita em hardware utilizando a linguagem SystemVerilog HDL, e com o software Quartus II 8.0sp1 Web Edition obteve-se resultados de síntese por meio das ferramentas Timing Analyzer e PowerPlay Power Analyzer. O circuito foi sintetizado para o FPGA Cyclone II EP2C35F672C6, apresentando 265 elementos lógicos, 121.72mW de consumo estático e 63.58 MHz de frequência máxima. Como aplicação final, esta arquitetura foi inserida em uma FPU e prototipada no kit de desenvolvimento da Altera DE2 - FPGA. Também, desenvolveu-se um software para interface com o usuário, e realização de testes. Conclusões: Esta arquitetura apresentou resultados de síntese satisfatórios que justificam o consumo de energia e área ocupada de circuitos sequenciais. Com a interface de comunicação, foram realizados testes direcionados para a divisão. Em trabalhos futuros, espera-se otimizar a metodologia de verificação para melhor validação da funcionalidade desta arquitetura. Orgão de Fomento: CNPQ

Palavras-chave


Algoritmo de Restauração, divisor sequencial, Fpu, Fpga

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