GERAÇÃO SEMIAUTOMATICA DE AMBIENTES DE TESTES PARA VERIFICAÇÃO UTILIZANDO A METODOLOGIA UVM E SYSTEMVERILOG

Vinícius Bittencourt, Alessandro Gonçalves Girardi

Resumo


Atualmente, o time-to-market (tempo para o mercado) de um circuito integrado é cada vez menor, apesar do crescimento de sua complexidade. Portanto, é importante que o processo de construção seja cada vez mais rápido. Entre asmedidas para ganhar desempenho deve-se citar a importância de otimizar o tempo despendido em verificação a qual ocupa cerca de 70% do tempo para a inserção de um circuito integrado no mercado.Tendo em vista o cenário descrito, o presente trabalho tem como foco a construção de uma ferramenta para a geração de ambientes de testes de forma semiautomática cujo o intuito é obtenção de agilidade no processo de verificação de circuitos integrados. Esse sistema computacional foi chamado de USAG, um acrônimo para o nome UVM Semi-Automatic Generator. Para a geração dos ambientes de testes pela USAG definiu-se que os arquivos de descrição de hardware a serem testados deveriam utilizar a linguagem de verificação SystemVerilog e serem construidos a partir do escopo da metodologia UVM. Isso se dá porque ambas são tendências do mercado na construção de CI, além disso, essa metodologia já é considerada como um padrão da indústria pois é suportada por todos os maiores provedores de ferramentas e linguagens para a criação de circuitos integrados o que não ocorre com as demais metodologias existentes no mercado. A partir de tais definições, construiu-se um protótipo da ferramente, utilizando tecnologias web juntamente com expressões regulares a fim de obter o ambiente de testes para a verificação de hardware. Finalmente conclui-se que a ferramenta USAG é capaz da criação de ambientes de testes a partir de códigos fontes na linguagem SystemVerilog e utilizando a metodologia de verificação UVM, como proposto. Ela possui cunho semiautomático o que cria a necessidade de interação com o usuário em alguns momentos do seu processo de utilização. Apesar disso, essa ferramenta serve como apoio à verificação auxiliando no processo de criação de ambientes de teste os quais geralmente são construídos manualmente por engenheiros de verificação. Ainda tem-se que a ferramenta pode ser aprimorada, uma vez que atualmente só compreende um ambiente de verificação típico da metodologia UVM e não passou por um processo de validação, porém, seu protótipo apresenta resultados satisfatórios dentro do escopo proposto.

Texto completo: PDF

Apontamentos

  • Não há apontamentos.